فقدان ارائه قدرت پشتی در نسخه اصلی فناوری ساخت N2 شاید بهبود عملکرد نسبتاً متوسط N2 را در مقایسه با گره N3E توضیح دهد.. در حالی که برای مح،ات با کارایی بالا (CPU ها، شتاب دهنده ها و غیره) بهبود عملکرد 10 تا 15 درصد با همان قدرت و پیچیدگی چشمگیر به نظر نمی رسد، افت توان 25 تا 30 درصد با همان سرعت و پیچیدگی به نظر می رسد. برای برنامه های موبایل بسیار خوب است.
تبلیغات PPA بهبود فناوری های فرآیند جدید دادههای اعلام شده در طول کنفرانسها، رویدادها، نشستهای خبری و بی،ههای مطبوعاتی |
|||||
TSMC | |||||
N5 در مقابل N7 |
N3 در مقابل N5 |
N3E در مقابل N5 |
N2 در مقابل N3E |
||
قدرت | -30٪ | -25-30٪ | -34٪ | -25-30٪ | |
کارایی | +15% | +10-15٪ | +18٪ | +10-15٪ | |
تراکم تراشه* | ? | ? | ~ 1.3X | > 1.1X | |
جلد ساخت |
Q2 2022 | H2 2022 | Q2/Q3 2023 | H2 2025 |
هنگامی که TSMC در ابتدا فناوری فرآیند N2 (ک، 2 نانومتری) خود را در اوایل این ماه معرفی کرد، این شرکت توضیح داد که چگونه گره جدید بر روی دو تکنیک جدید ساختوساز ساخته میشود: ترانزیستورهای سراسری دروازه و ریلهای قدرت پشتی. . اما، همانطور که از سمپوزیوم هفته گذشته اتحادیه اروپا دریافتیم، برنامههای TSMC کمی ظریفتر از آن چیزی است که ابتدا اعلام شد. برخلاف برخی از رقبای خود، TSMC هر دو فناوری را در نسخه اولیه گره N2 خود پیاده سازی نخواهد کرد. درعوض، اولین تکرار N2 تنها با استفاده از ترانزیستورهای گیت و همه جانبه خواهد بود، با ارائه توان در پشت با نسخه بعدی گره.
تا کنون، TSMC دو ویژگی متمایز N2 را ذکر کرده است: ترانزیستورهای نانو ورق سراسری (GAA) و ریل های قدرت پشتی. ترانزیستورهای GAA دو مزیت منحصر به فرد نسبت به FinFET ها دارند: آنها بسیاری از چالش های مرتبط با جریان نشتی را حل می کنند زیرا کانال های GAAFET افقی هستند و توسط دروازه هایی در اطراف چهار طرف احاطه شده اند. در همین حال، ریل برق پشتی، انتقال برق به ترانزیستورها را بهبود می بخشد، که عملکرد را افزایش می دهد و مصرف برق را کاهش می دهد.
در این مرحله، این شرکت در مورد اینکه چرا آنها از تحویل برق پشتی به ،وان بخشی از گره اولیه N2 خود استفاده نمی کنند، چیز زیادی نگفته است. اما، در بحث انشعاب، TSMC اشاره کرده است که تحویل نیروی پشتی در نهایت مراحل فرآیندی اضافی را اضافه میکند، که ظاهراً این شرکت به دنبال اجتناب از آن در اولین تلاش خود با GAAFET است.
در مقایسه و در تقابل با رقبا، این یک تفاوت قابل توجه با نحوه برنامه ریزی رقیب اینتل برای مدیریت انتقال قدرت GAAFET/backside خود با فرآیند Intel 20A خواهد بود. اینتل قصد دارد ترانزیستورهای GAA RibbonFET و اتصالات PowerVia خود را با هم در اواسط سال 2024 معرفی کند – تا آنجا پیش می رود که یک شبه گره داخلی را فقط برای تمرکز بر توسعه RibbonFET ایجاد کند. از سوی دیگر، TSMC رویکرد محتاطانهتری نسبت به ریسکها و نوآوریها اتخاذ میکند، رویکردی که به طور بالقوه باعث میشود TSMC با سرعت کمتری حرکت کند، اما همچنین رویکردی است که به طور سنتی برای نیاز TSMC برای ارائه ثابتتر و سازگارتر من،تر است. بهروزرس،های پیشنهادات عالی آن.
* چگالی تراشه منتشر شده توسط TSMC منع، کننده تراکم تراشه “مخلوط” است که شامل 50٪ منطق، 30٪ SRAM و 20٪ آنالوگ است.
و در حالی که هنوز چند سال مانده است، جالب است که ببینیم این برای رقابت گره N2 نسل اول TSMC چه م،ایی دارد. آیا یک فرآیند GAAFET بدون تحویل برق از پشت در یک نقطه ضعف م،ی دار خواهد بود؟ طبق برنامه های فعلی، پاسخ آن را در نیمه دوم سال 2025، زم، که اولین گره N2 TSMC قرار است وارد تولید با حجم بالا (HVM) شود، خواهیم یافت.
منبع: https://www.anandtech.com/s،w/17469/tsmc-first-n2-node-to-use-gaafets-skip-backside-power
اما، همانطور که مشخص است، TSMC قصد ندارد در نسل اولیه فناوری فرآیند N2 خود با ترانزیستورهای نانوصفحه GAA و ریلهای قدرت پشتی شروع کند. همانطور که این شرکت هفته گذشته در سمپوزیوم اتحادیه اروپا فاش کرد، نسل اول N2 تنها دارای ترانزیستورهای گیتدار خواهد بود. از سوی دیگر، تحویل نیروی پشتی با پیادهسازیهای پیشرفتهتر N2 بعداً انجام خواهد شد.
با توجه به اینکه TSMC همیشه چندین نسخه از گره های خود را ارائه می دهد، اینکه TSMC چندین گونه برای N2 برنامه ریزی شده است چندان شگفت آور نیست. با این وجود، کمی عجیب است که ببینیم TSMC در حال طی ، مسیر نسبتاً طول، برای تحویل نیرو در پشت است.